当前半导体产业有五个确定的增长引擎，它们分别是：①移动终端，如智能手机、智能手表、可穿戴设备、笔记本电脑和平板电脑；②高性能计算（HPC），也被称为超级计算，它能够在超级计算机上高速处理数据和进行复杂的计算；③自动驾驶汽车；④物联网（Internet of Things，IoT），如智慧工厂和智慧医疗；⑤用于云计算的大数据和用于边缘计算的实时数据处理。可以说除了最基本的设备以外，其他所有用到电或光工作的仪器和设备功能的实现都有赖于半导体材料构造的元器件。从简单的日常小玩意儿，到如计算机和智能手机之类的信息处理和传输工具，再到医疗设备、外太空和军事仪器、太阳能电池和灯泡，半导体是几乎所有电子和光子设备正常工作的基础。大量设备和应用对处理器性能的要求越来越高，然而传统的单一芯片设计已经无法满足日益增长的需求。为了应对这一挑战，新兴的技术——先进封装（Chiplet）技术应运而生，引领着半导体行业进入全新的革新时代。封装技术专家正在使用各种先进的封装方法如倒装芯片、晶圆级/板级芯片尺寸封装；扇出型晶圆级/板级封装；封装堆叠（PoP）；硅通孔；2.1D、2.3D、2.5D以及3D IC集成；高带宽存储器（HBM）；多芯片模组；系统级封装（SiP）；异质集成；芯粒技术；互连桥等，以容纳（封装）面向这五类主要应用的半导体器件。1.1先进封装种类
目前有很多类型的先进封装技术，如2D扇出型（先上晶）IC集成、2D倒装芯片IC集成、封装堆叠（Package-on-Package，PoP）、系统级封装（System-In-Package，SiP）或异质集成、2D扇出型（后上晶）IC集成、2.1D倒装芯片IC集成、2.1D含互连桥倒装芯片IC集成、2.1D含互连桥扇出型IC集成、2.3D扇出型（先上晶）IC集成、2.3D倒装芯片 IC集成、2.3D扇出型（后上晶）IC集成、2.5D（焊球）IC集成、2.5D（微凸点）IC集成、微凸点3D IC集成、微凸点芯粒3D IC集成、无凸点3D IC集成、凸点芯粒3D IC集成。图1-1 是各种先进封装技术的性能和密度对应图。图1-2 描述了这些先进封装的层级。1.2先进封装层级
最简单的封装方法是直接将半导体芯片安装到印制电路板（Printed Circuit Board，PCB）上，比如板上芯片（Chip-On-Board，COB）、直接芯片粘接（Direct Chip Attach，DCA）。引线框架类封装，如塑料四方扁平封装（Plastic Quad Flat Pack，PQFP）、小外形集成电路（Small Outline Integrated Circuit，SOIC）均为普通封装 。甚至单芯片的塑料焊球阵列封装（Plastic Ball Grid Array，PBGA）和倒装芯片级尺寸封装（Flip Chip-Chip Scale Package，FCCSP）也都只能算是传统封装。本文定义的先进封装，至少是在封装基板上进行多颗芯片的2D集成（这是最低的要求）。如果积层（Build-Up）封装基板顶部有薄膜布线层，我们就称之为2.1D IC集成。如果在积层封装基板中，或者在环氧树脂模塑料（Epoxy Molding Compound，EMC）中含有嵌入式互连桥，那么我们就称之为含互连桥的2.1D IC集成。如果多颗芯片先是由无芯板的无机/有机无TSV的转接板承载，然后再安装到积层封装基板上，那么我们称之为2.3D IC 集成。如果多颗芯片由含有TSV结构的无源硅转接板支撑，然后再安装到封装基板上，那么就可以称之为2.5D IC集成。最后，如果多颗芯片是先由有源TSV转接板承载，然后再安装到封装基板上，那么我们就称之为3D IC集成（见图1-2）。
图1-2 先进封装：2D、2.1D、2.3D、2.5D和3D IC集成
图2-1 为一个2D扇出型（先上晶且面朝下）IC集成案例。从图中可以看出，四颗芯片先被埋入EMC中，然后通过再布线层（Redistribution Layer，RDL）进行扇出，最终连接到焊球上。这些焊球将直接连接到 PCB 上。
图2-1 含有四颗芯片的2D扇出型先上晶IC集成
图2-2 为一个2D倒装芯片IC集成的案例。从图中可以看到，一颗芯片通过倒装技术连接到带可控塌陷芯片互连（Controlled Collapse Chip Connection，C4）凸点或芯片互连（Chip Connection，C2）凸点的积层封装基板上。在芯片和封装基板之间一般需要施加底部填充料保护，再把封装基板组装到PCB上。图2-22D倒装芯片IC集成
图2-3 是一个三星生产的智能手表PoP案例。从图中可以看到，底部的封装体通过扇出和先上晶工艺并排封装了一颗应用处理器（Applied Processor，AP）和一颗电源管理芯片（Power Management IC，PMIC）。顶部的封装体内则包含控制器、动态随机存储器（Dynamic Randomaccess Memory，DRAM）和NAND闪存（NAND Flash）。图2-3 底部封装体采用2D扇出型（先上晶）IC集成的PoP
图2-4 为一个苹果生产的智能手表SiP案例。从图中可以看到，所有芯片和分立元器件（系统）都在同一个封装基板上。
图2-4 采用2D IC集成的SiP
图2-5 为一个IBM 9121热导模块（Thermal Conduction Module，TCM）的异质集成案例。在一个63层的陶瓷基板上涵盖了121颗芯片（面积为8~10mm²）。它的热性能表现十分惊人，每颗芯片的散热功率达到了10W，每个 TCM 的散热功率达到了600W。
图2-5 陶瓷基板上121颗芯片的2D异质集成
图2-6 为一个扇出型（后上晶）的IC集成案例。从图中可以看到，先在晶圆上制作了线宽 /线距（L/S）2μm/2μm的扇出RDL。然后，芯片通过微凸点（Cu柱+焊料帽）键合到RDL基板上，RDL基板再通过焊球连接到PCB上。扫描电镜给出了其中一颗芯片、微凸点、RDL基板、焊点和PCB的图像。图2-6 含三颗芯片的 2D 扇出型（后上晶）IC 集成
图2-7 为一个2.1D倒装芯片IC集成的案例。从图中可以看到，积层封装基板上有薄膜布线层。薄膜布线层的金属线宽/线距（L/S）可做到2μm/2μm，通过微凸点支撑倒装芯片。图2-72.1D倒装芯片IC集成
图2-8 为一个英特尔（Intel）含互连桥的2.1D倒装芯片IC集成案例。从图中可以看到，嵌入式多芯片互连桥（Embedded Multi-Die Interconnect Bridge，EMIB）嵌入在积层封装基板的顶层，支持两侧两颗倒装芯片的横向通信。这种封装技术试图替代硅通孔（Through Silicon Via，TSV）转接板技术。图2-8 含互连桥的2.1D倒装芯片IC集成
图2-9 为应用材料公司（Applied Materials）提供的含互连桥的2.1D扇出型IC集成案例。从图中可以看到，互连桥不是被嵌入到积层封装基板中，而是被嵌入到EMC中。图2-9 含互连桥的 2.1D 扇出型 IC 集成
图2-10 为一个2.3D扇出型（先上晶）IC集成的案例。从图中可以看到，TSV转接板、微凸点和底部填充料被扇出型RDL转接板代替。日月光（ASE）计划将这项技术在 2021 年大规模量产（High Volume Manufacturing，HVM）。图2-102.3D 扇出型先上晶 IC 集成
图2-11 为思科（Cisco）提供的一个2.3D倒装芯片IC集成的案例。从图中可以看到，在积层封装基板上安装了一块无芯板有机基板（转接板），这块基板支撑了一个片上系统（System-On-Chip，SoC）和多个高带宽存储器（High-Bandwidth Memory，HBM）。图2-112.3D 倒装芯片 IC 集成
图2-12 为一个2.3D扇出型（后上晶）IC集成的案例。从图中可以看出，先通过扇出型封装技术制作了一个有机转接板。接下来芯片通过微凸点实现与有机转接板的键合并完成底部填充。然后整个模组再通过C4凸点安装到积层封装基板。图2-122.3D扇出型（后上晶）IC集成
图2-13 为一个 2.5D倒装芯片（C4 凸点）IC集成的案例。从图中可以看出，射频（RF）芯片和逻辑芯片通过C4凸点连接在无源 TSV 转接板上（硅基板 1、2）。图2-13 2.5D倒装芯片（C4凸点）IC 集成。图2-132.5D倒装芯片（C4凸点）IC集成
图2-14 为一个 2.5D倒装芯片（C2 凸点）IC集成的案例。从图中可以看出，GPU和HBM2通过C2微凸点连接到无源TSV转接板上。然后整个模组通过C4凸点连接到封装基板上。
图2-142.5D含微凸点的倒装芯片IC集成
图2-15 为新加坡微电子研究所（IME）提供的微凸点3D IC集成的案例。从图中可以看出，顶部芯片通过微凸点与含TSV结构的底部芯片连接。然后，整个模组通过C4凸点连接到封装基板上。图2-15 含微凸点的3D IC集成
2.13 微凸点芯粒3D IC集成
图2-16 为英特尔（Intel）提供的微凸点3D芯粒IC集成的一个案例。从图中可以看出，芯粒通过微凸点面对面地连接到一个含TSV的基底芯片。然后，整个模组通过C4凸点连接到封装基板。
图2-16 含微凸点的3D IC芯粒集成
2.14 无凸点3D IC集成
图2-17 为英特尔（Intel）提供的无凸点 3D IC 集成的一个案例。从图2-17 b可以看出，通过无凸点（混合键合）3D IC集成，键合焊盘节距可以轻易缩小到10μm。
图2-17 无凸点3D IC集成
2.15 无凸点芯粒3D IC集成
图2-18 为台积电（TSMC）发布的集成片上系统（System On Integrated Chip，SoIC）无凸点芯粒3D IC集成。从图中可以看到，芯粒（带TSV的SoC1和SoC2）采用CoW或是WoW实现无凸点混合键合。台积电计划将该技术在2021年大规模量产。
图2-18 无凸点芯粒3D IC集成
3.1 SoC vs.SiP
SoC：SoC将不同功能的集成电路（Integrated Circuit，IC）， 如 中 央 处 理 器（Central Processing Unit，CPU）、图形处理器（Graphic Processing Unit，GPU）、存储器等都集成在同一个芯片上，形成一个系统或子系统。
图3-1 为高通的骁龙（Snapdragon）888 5G处理器芯片示意图。图3-2 为三星的 Exynos 990 5G处理器芯片示意图。
但是当下摩尔定律正在快速走向终点，通过缩小特征尺寸来制造SoC变得越来越困难，相应的成本也越来越高。
图3-1SoC：高通（Qualcomm）的应用处理器
图3-2 三星（Samsung）的应用处理器
SiP：SiP与SoC形成对比。SiP 使用封装技术将CPU、GPU、存储器等不同的芯片集成到一个系统或子系统中；SiP 除了可以集成IC芯片外，还可以对光子器件，以及不同材料、不同功能的，甚至来自不同设计公司、不同晶圆厂、不同晶圆尺寸、不同特征尺寸的各种电子元器件（肩并肩、堆叠或两者兼有的方式）进行集成。SiP与异质集成的概念非常接近 ，只不过异质集成适用于更窄节距、更高输入/输出（I/O）、更高密度和更高性能的应用场景。
十多年前 SiP 的目标就是将不同的芯片和分立元件以及其他封装芯片/裸片的三维芯片堆叠结构[如高带宽存储立方、用硅通孔（Through-Silicon Vias，TSV）连接的存储芯片和逻辑芯片等]通过一块通用的基板（硅、陶瓷或有机基板）以“肩并肩”的方式集成在一起，共同形成一个系统或子系统，并将该系统应用到智能手机、平板电脑、笔记本电脑等产品中。人们希望通过SiP技术同时实现水平方向和垂直方向的集成，即所谓的垂直多芯片模组或三维多芯片模组（Multichip Module，MCM）。
可惜的是，由于TSV技术对于智能手机、平板电脑等产品而言成本较高，这种设想没有成为现实。过去10年间大部分大规模生产（High Volume Manufacturing，HVM）的SiP产品实际上是 MCM-L（MCM On Laminated Substrate）的形式。这些产品多用于智能手机、平板电脑、智能手表、医药、可穿戴电子、游戏机、消费类产品以及物联网（Internet of Things，IoT）相关产品（如智能家居、智能能源和智能工业自动化）。大部分外包半导体封测厂商（Outsourced Semiconductor Assembly and Test，OSAT）的 SiP产品都是在一块有机基板上集成2颗或更多不同的芯片、元器件和分立元件。
SoC将具有不同功能的IC集成到一个系统或子系统的单一芯片中。图3-1 所示为苹果应用处理器（Application Processor，AP）从 A10 到 A14 的变化，图3-2 所示为不同特征尺寸芯片的晶体管数量与年份的关系。可以看出，芯片中晶体管的数量和功能随着特征尺寸的减小而增加。不幸的是，根据国际商业策略（International Business Strategies）公司的调研，图3-3 所示为先进工艺芯片设计成本随特征尺寸减小（直至5nm）的变化关系。可以看出，仅完成5nm特征尺寸芯片的设计就需要5亿多美元，5nm工艺技术的开发还需要10亿美元。图3-1 苹果的应用处理器（从 A10 至 A14）
芯粒异质集成与SoC不同。芯粒异质集成将SoC重新设计为更小的芯粒，然后利用封装技术将不同材料制作的，具有不同功能的，由不同设计公司和代工厂制作的，具有不同晶圆尺寸、特征尺寸的芯粒集成到一个系统或子系统中。其中一颗芯粒就是一种由可复用IP（知识产权）块组成的功能集成电路（IC）模块。
图3-2 苹果应用处理器：晶体管数和年份的关系
图3-3 不同特征尺寸的先进工艺芯片设计成本
图3-4 a 所示为 AMD EPYC 处理器。可以看到在一颗较大的I/O芯片（采用14nm工艺技术制造）的两侧有4对芯粒（采用7nm工艺技术制造），它们通过键合和底部填充紧密安装在一个有机基板上。图3-4 b 所示为英特尔移动（笔记本电脑）处理器“Lakefield”，基于其FOVEROS 技术制造。SoC芯片被分区（如CPU、GPU、LPDDR4等）并切分（例如，CPU被切分为一颗大CPU和4颗小CPU）为芯粒，然后采用CoW工艺将这些芯粒面对面键合（堆叠）到有源TSV转接板（一颗大的22FFL基底芯片）上。如图3-5 所示，目前至少有两种不同的芯粒异质集成方法，即芯片切分与集成（由成本和良率驱动）和芯片分区与集成（由成本和技术优化驱动）。在芯片切分与集成中，逻辑（Logic）芯片等SoC被切分为更小的芯粒，如Logic1、Logic2 和Logic3。这些芯粒可以通过前道CoW键合或WoW 键合工艺完成堆叠（集成），然后采用先进封装技术将其组装（集成）在单个封装体的同一基板上。应该强调的是，前道工艺芯粒集成能获得更小的封装面积和更好的电性能，不过这不是必须的。在芯片分区与集成中，例如带有逻辑和I/O的 SoC，被按功能划分为逻辑和I/O芯粒模块，然后通过前道CoW或WoW工艺方法进行集成（堆叠）。再用先进封装技术将逻辑和I/O芯粒组装在单个封装体的同一基板上。同样地，芯粒的前道集成工艺也不是必须的。图3-4 a）AMD 采用芯粒设计的 EPYC 处理器；b）英特尔采用芯粒设计的 Lakefield 处理器
与SoC 相比，芯粒异质集成的关键优势在于制造过程中良率提高（成本降低）、设计过程中的上市时间短和成本降低。图3-6 所示为单片设计和2、3、4芯粒设计所对应的每片晶圆良率（良好芯片百分比）与芯片尺寸的关系图。工艺微缩的SoC将继续存在。然而只有少数几家公司，如苹果、三星、华为、谷歌，能够负担起更小的特征尺寸（先进工艺节点）。通常他们采用这种方式是有原因的，以苹果为例，至少有三个原因：
1）2008年4月23日，自苹果收购Palo Alto Semiconductor起，便一直在用大量IP构建芯片，并且与其软件开发进行紧密耦合（集成）。
2）因为额外的芯片间互连和通信开销会带来更多的问题，将其SoC设计分解为芯粒并非那么有吸引力。
3）世界排名第一的代工厂（台积电）是苹果的忠实合作伙伴，他们致力于完成苹果的产品，例如，应用处理器（A16）计划于2022年下半年采用台积电的3nm工艺技术制造。
图3-5 通过芯片切分与集成、分区与集成实现的芯粒技术
图3-6 SoC 和不同芯粒设计的良率随芯片尺寸的关系
参考文献，见详细文件
图2-1 含有四颗芯片的2D扇出型先上晶IC集成
图2-4 采用2D IC集成的SiP
图2-5 陶瓷基板上121颗芯片的2D异质集成
图2-6 含三颗芯片的 2D 扇出型（后上晶）IC 集成
图2-72.1D倒装芯片IC集成
图2-8 含互连桥的2.1D倒装芯片IC集成
图2-9 含互连桥的 2.1D 扇出型 IC 集成
图2-102.3D 扇出型先上晶 IC 集成 
图2-112.3D 倒装芯片 IC 集成
图2-122.3D扇出型（后上晶）IC集成
图2-132.5D倒装芯片（C4凸点）IC集成
图2-142.5D含微凸点的倒装芯片IC集成
图2-15 含微凸点的3D IC集成
图2-16 含微凸点的3D IC芯粒集成
图2-17 无凸点3D IC集成
图3-1SoC：高通（Qualcomm）的应用处理器
图3-2 三星（Samsung）的应用处理器
