一文看懂半导体芯片的封装全流程工艺：结构分类，封装形态，材料，工艺，设备

半导体封装指芯片（Die）和不同类型的框架（L/F）和塑封料（EMC）形成的不同外形的封装体，是连接晶圆制造与终端应用的关键环节，不仅为芯片提供物理保护与散热支持，更决定了芯片与外部电路的连接效率。本文从封装形式、核心材料、全流程工艺三大维度，系统拆解半导体封装的技术细节。

一、半导体封装形式：分类、特点与应用场景

封装形式的选择需匹配芯片功能、引脚数量及应用场景，核心可按材料、连接方式、外形三大维度分类，不同类型在可靠性、成本、工艺复杂度上差异显著。

1. 按封装材料分类

•金属封装：以金属为外壳，具备极高的抗干扰性与稳定性，但成本高、工艺复杂，仅用于军工、航天等特殊领域，无商业化消费级产品。

•陶瓷封装：性能优于金属封装，绝缘性与散热性更佳，同样多用于军事或高端工业产品，仅占据少量商业化市场（如高端传感器）。

•塑料封装：以环氧树脂等塑料为核心材料，成本低、工艺简单且可靠性满足消费级需求，是目前市场主流，覆盖90%以上消费电子（如手机、家电芯片）。

2. 按与PCB板连接方式分类

•PTH封装（Pin Through Hole，通孔式）：引脚需穿过PCB板孔洞焊接，稳定性强但占用PCB空间大，目前仅用于少数传统工业芯片（如早期电源管理IC）。

•SMT封装（Surface Mount Technology，表面贴装式）：引脚直接贴装在PCB表面，无需打孔，体积小、装配效率高，是当前主流形式，几乎覆盖所有消费级、车规级芯片（如手机SoC、车载MCU）。

3. 按封装外形分类

主流外形包括SOT、SOIC、TSSOP、QFN、QFP、BGA、CSP等，核心差异体现在“封装效率”（芯片面积/封装面积）与“引脚数量”：

•小外形封装：如SOT（小外形晶体管）、SOIC（小外形IC）、TSSOP（薄小外形封装），引脚数较少（通常8-28脚），封装效率中等，多用于简单功能芯片（如二极管、低压MOSFET）。

•扁平封装：如QFN（四方无引脚扁平封装）、QFP（四方引脚扁平封装），QFN无外露引脚（通过底部焊盘连接），QFP引脚环绕芯片四周（引脚数可达100+），适用于中等复杂度芯片（如蓝牙芯片、工业控制IC）。

•阵列封装：如BGA（球栅阵列封装）、CSP（芯片尺寸级封装），BGA以底部锡球阵列连接，引脚数可超1000脚；CSP采用Flip Chip（倒装焊）技术，封装效率达1:1（芯片面积≈封装面积），是目前最高级的封装形式，多用于高端芯片（如CPU、GPU、手机主摄CIS）。

二、半导体封装核心材料：功能、特性与存储要求

封装材料直接影响芯片的可靠性与性能，核心包括晶圆、引线框架、焊接线、塑封料、银浆等，每种材料均有严格的技术标准与存储规范。

三、半导体封装核心工艺流程：从晶圆到成品的全步骤拆解

封装工艺按“前段（FOL）-中段-后段（EOL）”划分，每个阶段包含多道精密工序，需严格控制温度、压力、精度等参数，确保良率与可靠性。

1. 前段工艺（FOL）：芯片预处理与核心连接

前段工艺聚焦“从晶圆到芯片初步固定与引线连接”，是封装的基础环节，核心步骤如下：

•背面减薄（Back Grinding）：将晶圆正面贴胶带保护电路区，研磨背面至封装所需厚度（8-10mil），去除胶带后检测厚度均匀性，确保后续切割与粘接稳定性。

•晶圆切割（Wafer Saw）：将晶圆粘贴在蓝膜（Mylar）上，用高速锯片（转速30-50K rpm）切割成独立裸芯片（Die），切割后清洗去除粉尘，避免残留影响后续工艺。

•二光检查（2nd Optical）：在显微镜下检查切割后的芯片外观，筛选“崩边（Chipping Die）”等不良品，提前剔除缺陷芯片。

•芯片粘接（Die Attach）：在引线框架的Die Pad上点银浆（覆盖率＞75%），通过高精度吸头（定位精度X-0.2um、Y-0.5um）将芯片拾取并粘接在银浆上，确保位置偏差＜0.05mm。

•银浆固化（Epoxy Cure）：将粘接好的芯片置于氮气环境中，175℃烘烤1小时，使银浆硬化；固化后检测“芯片剪切力（Die Shear）”，验证粘接强度。

•引线焊接（Wire Bonding）：封装最关键工序，用高纯度金线（或铜线/铝线）连接芯片Pad与引线框架：

a.打火杆（EFO）将金线前端熔化成球，通过陶瓷劈刀（Capillary）按压在芯片Pad上，形成“第一焊点（Bond Ball）”；

b.劈刀牵引金线形成弧形（Wire Loop），按压在引线框架上形成“第二焊点（Wedge，月牙形）”；

c.侧向切断金线，完成一次焊接；核心控制参数为压力、超声功率、时间、温度，焊接后需检测“金线拉力（Wire Pull）”“金球推力（Ball Shear）”等指标。

•三光检查（3rd Optical）：检查芯片粘接与引线焊接质量，剔除“虚焊、金线偏移”等不良品。

2. 后段工艺（EOL）：封装成型与终检

后段工艺聚焦“芯片保护、外形加工与性能验证”，最终形成可交付的成品芯片，核心步骤如下：

•注塑封装（Molding）：将焊接好的引线框架放入模具，注入熔融的塑封料（EMC），175-185℃下加压（3000-4000N）固化60-120秒，使塑封料完全包裹芯片与金线；模具需精准控制温度与压力，避免出现“气泡、溢料”等缺陷。

•激光打字（Laser Mark）：在封装体表面激光刻字，内容包括产品型号、生产日期、批次编号（如“5800C”“K785740”），便于追溯与识别。

•模后固化（Post Mold Cure，PMC）：175±5℃烘烤8小时，进一步固化塑封料，消除内部应力，提升封装体稳定性。

•去溢料（De-flash）：通过弱酸浸泡+高压水冲洗，去除注塑后残留在引脚间的多余塑封料，避免影响后续焊接。

•电镀（Plating）：在引线框架引脚表面镀高纯度锡（无铅工艺，符合RoHS标准），防止引脚氧化、提升焊接性能；传统铅锡合金（锡85%、铅15%）因环保问题已被淘汰。

•电镀退火（Post Annealing）：150±5℃烘烤2小时，消除电镀层潜在的“晶须生长（Whisker Growth）”风险——晶须是锡层在温湿度变化下生长的须状晶体，可能导致引脚短路。

•切筋成型（Trim&Form）：将引线框架切割成独立芯片单元（Trim），再通过模具将引脚压制成所需形状（如海鸥形、J形、直插形），最后装入 Tube 管或 Tray 盘。

•四光检查（Final Visual Inspection，FVI）：在低倍放大镜下检查成品外观，筛选“注塑缺陷、电镀不良、引脚变形”等不良品，确保交付质量。

█ 传统封装的工艺流程

传统封装，大致流程是这样的：

我们一个个来看。

· 减薄

传统封装的第一步，是对晶圆进行减薄（）——通过研磨晶圆背面的方式，减少晶圆的厚度（从原始的600–800μm减薄到几十至一百μm，甚至更薄）。

减薄的目的主要有三个：

一是减小芯片的尺寸，满足封装的要求。

二是获得更好的散热效果。

三是提升电学性能，降低寄生效应（芯片过厚会增加寄生电容和信号传输延迟）和导通电阻。

减薄也需要注意，避免影响晶圆的机械强度，否则可能导致晶圆在后面的工艺中发生破裂。另外，减薄过程中产生的热应力，也可能导致晶圆弯曲、报废。

目前减薄所采用的工艺，就是晶圆制造那期说的CMP机械化学研磨那些。

减薄ing

· 切割（划片、锯切、划裂）

减薄之后，要开始正式切割（Dicing）了。

切割前，在晶圆的正面覆盖一层保护蓝膜，以防止在切割过程中晶粒受损。

晶圆非常脆弱。随着时间的推移，芯片的精密度越来越高，晶圆上芯片的间隙越来越小，对切割技术的要求也就随之增加。

早期常用的切割方式，是机械切割。通过高速旋转的超薄金刚石刀片，沿着晶圆上预先设定的沟槽（即晶圆划线），就可以完成切割。

切割过程中，会用纯水冲洗，进行冷却，同时去除碎屑。

机械切割比较简单、成本较低，但是，切割精度不高、速度慢、容易出现崩边等问题，所以，逐渐被淘汰。

后来，就有了激光切割，也就是通过高能量激光束进行切割。

激光切割也分为全切和隐切两种。

全切：激光束直接照射在晶圆表面，贯穿整个晶圆厚度，完全切断晶圆。这种方法切割速率极快，但会产生碎屑和热量，需要进行清理和冷却。

隐切：分为两步，首先使用激光束聚焦于晶圆的内部，在晶圆内部形成微细的裂纹，而表面保持完整。然后，通过机械手段，均匀拉伸贴在晶圆背后的胶带。随着胶带的扩展，晶圆上的单个芯片沿着激光预切割的路径分离开来，完成切割。

激光隐切避免了传统激光切割的热损伤问题，非常适用于超薄半导体硅片的高速和高质量切割。

再后来，又出现了等离子切割。

它通过将气体等离子化，使等离子与切割道内的硅反应，完成切割。

等离子切割速度快、损伤小，特别适用于超小尺寸芯片的切割。同时，它可以减少切割道的宽度，增加圆片设计的芯片数量，进一步降低芯片成本。

· 贴片（粘连、粘接）

晶粒切割下来之后，需要进行贴片（粘连，Die Attach）。

传统封装的贴片，是把晶粒和封装基板（Substrate）粘接起来。

封装基板，又叫IC载板，是一种特殊的PCB印刷线路板。

它具有高密度、高精度、轻薄化的特点，能够为芯片起到支撑、连接、散热和保护的作用。

传统封装中常用的粘接方式包括胶粘剂粘接、焊接粘接、共晶粘接。

环氧树脂，是常用的有机胶粘剂。通过热固化，可以达到粘接目的。

环氧树脂本身绝缘，如果掺入一定比例的银粉，就具备了导电的能力，变成导电胶，也称为银胶，应用更广泛。

焊接粘接，是通过熔融焊料实现芯片与基板连接，包括软钎焊（使用低熔点的焊料，如锡铅合金）和硬钎焊（使用高熔点的焊料，如金硅合金）。

共晶粘接，利用两种或多种金属在共晶温度下形成共晶合金，来实现连接。连接强度高、导热性能好，但是工艺复杂、成本较高。

共晶粘接

贴片会用到贴片机。贴片机也有很多种，包括SMT贴片机、先进封装贴片机等。

贴片对精度的要求很高，如果发生哪怕很小的偏差，都可能导致芯片无法工作。

在贴片的过程中，也需要考虑可能造成的机械损伤，以及贴片材料可能引起的热传导问题（无法正常散热）。

（再次提醒注意：这篇讲的是传统封装。现在普遍使用的是先进封装，工艺有很大的区别。大家千万不要生搬硬套。）

· 焊线

贴片之后，还要将晶粒与基板进行电气连接。

传统封装都是通过金属线进行连接，所以也叫焊线工艺。

焊线

焊接的时候，需要通过加热、加压和超声波能量，破坏表面氧化层和污染，产生塑性变形，使界面亲密接触，形成电子共享和原子扩散，从而形成稳定的焊点。

热超声焊过程

焊线所使用的材料，一般是金、银、铜、铝。

黄金具有导电性能好、化学性能稳定、球焊速度快、抗氧化、不与酸和碱发生反应等优点，但价格昂贵，使用占比在不断下降。

银比金便宜，但也还是有点贵。

铝虽然成本较低，但稳定性较差，良率相对较低。

铜的成本和性能比较均衡，目前使用较为普遍（尤其是在中低端产品）。

高密度引线的示例

· 清洗、光检

清洗就不用说了。

检测，除了借助低倍放大镜对产品外观进行检查之外，还可以进行AOI（自动光学检测）。

AOI检测

AOI具有三大显著优势：

一是检测效率特别高，可实现每分钟数百个元器件的全检。

二是具备量化检测能力，能记录缺陷尺寸、位置等数据，便于工艺追溯与改进。

三是可以检测人眼难以识别的微观缺陷，如焊点虚焊、微裂纹等。

在半导体封测领域，AOI一般有四次（四道）。

第一道光检是晶圆检测，第二道光检是颗粒外观缺陷检测，第三道光检贴片/引线键合检测（就是现在这次），第四道光检是塑封外观检测（待会会做）。

· 模封（塑封、注塑）

下一步，就要进行模封。

这里要说一下，根据材料的不同，封装可以分为塑料封装、陶瓷封装和金属封装三种类型。

陶瓷封装和金属封装的密封性好、散热性好，但价格昂贵、生产周期长，所以主要用于航空航天和军事领域。

塑料封装的散热性、稳定性、气密性相对较差，但是重量轻、体积小、价格便宜，所以目前仍然是民用商业化领域的主流选择。

我国半导体封装中，有90%以上采用塑料封装。而在塑料封装中，有97%以上利用环氧塑封料作为包封材料。

环氧塑封料（Epoxy Molding Compound，简称EMC），全称为环氧树脂（就是前面贴片工艺提到的那个）模塑料，是用于半导体封装的一种热固性化学材料。它能够很好地保护芯片，免受外界环境（水汽、温度、污染等）的影响，实现导热、绝缘、耐湿、耐压、支撑等复合功能。

模封有转移成型和液态封装两种工艺。前者，是将环氧树脂塑封料熔融，在压力和温度的作用下，注入模具中，把裸芯片给封起来。后者，主要用于超薄或柔性封装。

为确保芯片的稳定性和安全性，在一些特殊需求下，会在其上安装一个金属保护盖，这一过程称为Lid Attach。此保护盖通常采用散热性能优异的合金制成。

· 去溢料（去飞边）

模封之后，还要经过去溢料（De-flash）工艺，目的是去除模封后在芯片周围的溢料。

去溢料的方法，主要是弱酸浸泡，高压水冲洗。

· 后固化

去溢料之后，是后固化（Post-Mold Cure）工艺，在150–180°C下烘烤数小时，使塑封材料完全固化，提升机械强度。

· 植球

对于传统封装里的BGA（球栅阵列）封装，还要在芯片表面精确地放置焊料球（锡球），以实现芯片与电路板之间的电气连接。这个工艺叫做植球。

这个球不是直接往基板上焊的，会用到锡膏或者助焊膏。

先用锡膏印刷到焊盘上，再在上面加上一定大小的锡球。这时，锡膏会粘住锡球。通过加热升温，可以让锡球的接触面更大，使锡球的受热更快更全面。这就使锡球熔锡后与焊盘焊接性更好，降低虚焊的可能性。

（下期我们讲先进封装Bumping凸点工艺的时候，还会再讲到焊球。）

· 电镀（浸锡）

为了提升管脚的导电性、可焊性并增强其耐腐蚀性，减少外界环境潮湿和热的影响，会利用金属和化学的方法，在管脚上镀上一层锡、镍、钯、金等材料。

现在因为欧盟Rohs的要求，一般都采用无铅电镀，用的是99.95%的高纯度锡（Tin）。

无铅电镀后的产品，会要求在高温下烘烤一段时间（退火），消除电镀层潜在的晶须生长（Whisker Growth）问题。

· 切筋、成型（打弯）

切除多余框架材料。对于有引脚的封装类型（如SOP、QFP），需要将引脚弯折成标准形状。

· 成品测试

在封装完成之后，会再次进行测试。

在封装工艺之前的测试，是晶圆检测（CP，Circuit Probing），又称中测。

在封装工艺之后的测试，是成品测试（FT，Final Test），又称终测。

成品测试是针对封装好的芯片，进行设备应用方面的全面检测。这是一个重要环节，旨在确保芯片在正式出货前，其功能和质量均达到预期标准。

与CP测试类似，FT测试同样依赖于ATE自动测试机台设备，同时辅以测试版和分选机等工具，共同确保测试的精准度和效率。

为了弥补ATE测试在复杂度和故障覆盖率方面的不足，还会引入SLT系统级测试。

SLT测试基于芯片的实际应用场景进行设计，通过精心打造的测试板和严谨的测试流程，力求模拟出真实的业务流环境，从而将芯片产品的缺陷率降至更低，提升用户的信任度。

· 打标

测试结束之后，可以打标（Marking）了。

通过激光打印的方式，在芯片表面印上芯片生产商的Logo、产品名称、生产批次等信息，方便后续使用过程中的辨识。

· 出厂

根据客户的要求，将待测品从标准容器内分类包装到客户指定的包装容器内，并粘贴必要的商标，就可以发货出厂。要么是零售，要么是发给OEM厂商。

立体封装，也就是著名的2.5D/3D封装。

█ 2.5D/3D封装

2.5D和3D封装，都是对芯片进行堆叠封装。

在2.5D和3D封装之前，首先发展起来的是MCM（Multi-Chip Module，多芯片组件）。

MCM，是将多个未封装的裸片和其它元器件，组装在同一块多层高密度基板上，进行通过基板电路进行互连接，然后进行封装。

MCM

MCM已有十几年的历史，组装对象是超大规模集成电路和专用集成电路的裸片，而不是中小规模的集成电路。MCM的出发点，是满足高速度、高性能、高可靠和多功能需求。体积和重量，并不是优先关注的对象。

MCM的技术难度低、成本低、可靠性高，但集成密度低、时延相对较大。我们可以把它理解为是一种2D集成。它预示了芯片集成化、堆叠化的趋势。

后来，基于这个趋势，就有了更先进的2.5D封装和3D封装。

前面几期小枣君给大家介绍过，2.5D封装方法，是通过引入硅中介层（Interposer），在这上面进行电路设计（也就是RDL），从而实现两个芯片（例如内存和CPU、GPU等逻辑芯片）的共同封装。这属于横向封装。

3D封装，是进一步引入了TSV（硅通孔）技术，在芯片上刻蚀垂直通孔，并填充金属，以此来完成多个晶粒的上下堆叠封装。这属于纵向封装。

在实际应用中，通常会同时采用2.5D和3D封装。例如，有1个或多个计算芯片，搭配HBM堆栈。这种封装，有时候也称为3.5D封装。

很显然，RDL是水平面“挖沟”，TSV是垂直面“挖井”。这两项技术，是实现立体堆叠的前提条件。

昨天那期，小枣君已经详细介绍过RDL。接下来，我们重点看看TSV。

· TSV

TSV的全称，是Through-Silicon-Via（硅通孔，也叫硅穿孔）。

在硅中介层上，制作垂直导通孔，并通过铜、钨、多晶硅等导电物质的填充，实现垂直电气互连，就是TSV。

TSV与RDL的结合

在TSV诞生之前，芯片之间的大多数连接都是水平的。这意味着多个芯片散布在一个平面上，整体的占用空间将随着具体功能的增加而增大。

后来，人们当然想到了在垂直方向进行堆叠。

这里，就要提到PiP和PoP。

PiP，Package In Package（“封装内封装”，堆叠封装）‌，是将一个芯片封装在另一个芯片内部，通过金线键合将两个芯片堆叠到基板上，形成一个整体的封装元件。

PoP，Package on Package（“封装上封装”，堆叠组装、叠层封装）‌，是在一个芯片封装上再放置另一个芯片封装（支持多层堆叠）。

PoP的一个典型应用，是将DRAM内存芯片放置在逻辑芯片的上方。

早期的芯片堆叠，使用过引线键合（WB）。也就是通过引线，将上下层进行电气连接。

后来，就有了TSV，直接在芯片里穿孔，实现上下层的垂直互联。

TSV的优势，是减小互联长度，减小信号延迟，降低电容/电感，实现芯片间的低功耗、高速率通信，满足芯片的集成化和小型化需求。

我们仔细看看TSV的结构：

在通孔内，由外到内依次为：绝缘层、阻挡层、种子层、电镀铜柱（Cu）。

绝缘层：将硅板和填充的导电材料之间进行隔离绝缘，材料通常选用二氧化硅。

阻挡层：由于铜原子在TSV工艺流程中可能会穿透绝缘层，导致封装器件产品性能的下降甚至失效。所以，就需要采用化学稳定性较高的金属材料，作为阻挡层，起保护作用。

种子层：其实也是铜（Cu），提供Cu晶核。作为后续电镀过程的导电层，为铜的电化学沉积提供起始点。

在电镀过程中，Cu2+与电镀液中的分子形成络合物，吸附在阴极TSV的种子层上。在外加电场的作用下，被电极表面的e-还原为铜原子，沉积在孔内。随着时间推移，逐渐将TSV孔内填满铜。

种子层能够确保电流均匀分布，从而实现金属在孔内的均匀填充，提升电镀质量。

种子层也可以改善铜的粘附性，防止附着力不足而发生分层或剥落。

电镀铜柱：用于信号导通，刚才已经说过原理了。

来看看TSV的工艺流程。

TSV的构建时间，根据具体芯片设计架构来决定。一般来说，TSV工艺可以分为：

· 先通孔工艺（Via First）：先挖孔，然后再做前道工艺（FEOL，做CMOS晶体管）和后道工艺（BEOL）。· 中通孔工艺（Via Middle）：先前道，然后挖孔，然后后道。· 后通孔工艺（Via Last）：先前道和后道，然后挖孔。

如下图所示：

单就挖孔填充这个动作来说，主要的步骤包括：深孔刻蚀及清洗、绝缘层/阻挡层沉积、深孔填充。

1、深孔刻蚀及清洗

深孔刻蚀的工艺，包括：干法刻蚀（深反应离子刻蚀，DRIE）、湿法刻蚀、激光打孔、光辅助电化学刻蚀法。

其中，DRIE技术中的Bosch（博世）刻蚀，具有更好的深宽比效果，是比较常用的工艺手法。

传统的等离子体刻蚀工艺，一般仅能实现数微米的刻蚀深度，且刻蚀速率低，缺乏刻蚀掩模选择性。

Bosch刻蚀，是Bosch公司在传统工艺基础上改进创造的工艺。它采用了六氟化硫（SF6）和四氟化碳（C4F8）这样的电子特气。

在刻蚀中，用SF6等进行刻蚀（高纯SF6在激发为等离子体时，会形成反应性极强的氟原子和硫氟化物自由基，具有很强的腐蚀性），用C4F8等进行侧壁覆盖，可以实现高深宽比。

刻蚀完成后，要进行清洗，防止电子特气残留。

湿法刻蚀，采用了掩模版与化学腐蚀结合的方式。最常选用的腐蚀溶液是KOH，其能腐蚀硅衬底上不受掩模版保护的位置，进而形成通孔结构。

湿法刻蚀诞生时间早，工艺和设备较为简单，成本低。但这种方法所形成的通孔会受到硅片的晶向影响，会容易歪，而且“顶部宽底部窄”，限制了应用。

光辅助电化学刻蚀法（PAECE），是利用紫外光照射加速电子-空穴对的产生，以此加速电化学的刻蚀过程。PAECE工艺适用于刻蚀大于100:1的超大深宽比通孔结构。它的缺点，是刻蚀深度的可控性较弱，仍需改进。

激光钻孔法（纯物理刻蚀），是通过高能激光照射，使指定区域的衬底材料熔化并蒸发。这种方法形成的通孔深宽比高，且侧壁基本垂直。但是，激光局部加热，容易对孔壁造成热损伤，降低可靠性。

2、绝缘层/阻挡层/种子层沉积

通孔刻蚀完成之后，是沉积绝缘层（二氧化硅），防止电子窜扰（隔离电流泄露）。

然后，沉积阻挡层，帮助后续的铜镀层更好地附着，并且防止电子迁移。

再然后，沉积种子层。前文已经说过作用，不再赘述。

3、深空填充

再然后，就是填充工艺。

填充材料主要是电镀铜，因为相关工艺比较成熟，且电导率与热导率都比较高。

电镀的具体方法包括：亚保形、保形、超保形以及自底向上电镀法等。不同的方法，电镀速率和分布存在差异。

电镀后，还要进行退火，释放应力。最后，是收尾工作。通过CMP（化学机械抛光）等工艺，把孔口处理好，去除多余的露铜。

目前，TSV技术在行业中已经属于关键工艺，对于制造高端芯片非常重要，广泛应用于存储器（例如堆叠式DRAM）、处理器、图像传感器等高性能芯片中。

· TGV

除了TSV之外，这些年，TGV（through-glass-via，玻璃通孔）也开始崛起了。

TGV，就是在玻璃（高品质硼硅玻璃、石英玻璃）上打孔、填充，实现垂直互联。

TGV（图片来自：Fraunhofer IZM）

相比硅，玻璃具有一些特殊的优势：

首先，玻璃的硬度更高，耐高温，热膨胀系数 (CTE) 低，所以具备更好的机械强度和稳定性。

其次，在信号完整性方面，玻璃基材具有低介电常数，信号传输时损耗较小，衰减低，信号完整性更好。

第三，玻璃的绝缘性能出色，无需额外添加绝缘层。

第四，玻璃中介层与面板级封装（上期说到的FOPLP）兼容，具有低成本实现高密度布线的潜力。

相比硅，玻璃也有一些劣势：

首先是加工。玻璃的蚀刻加工难度相对较大，没有硅基板加工那么容易。

其次是散热。玻璃的导热性较差（硅具备良好的导热性），不利于热量散发。

第三，玻璃通孔相关技术没有硅处理那么成熟。

具体加工流程方面，TGV和TSV差不多。

主要是提前选择合适的玻璃基板，需要具备良好的尺寸稳定性、热膨胀系数匹配性和电学性能。

刻蚀的工艺方法有很多，包括：机械微加工法、玻璃回流法、聚焦放电法、光敏玻璃紫外曝光法、激光烧蚀法、激光诱导法等。

激光诱导深度刻蚀创造的TGV孔洞（图片来自：Fraunhofer IZM）

目前，凭借在机械强度、耐热性、绝缘性和信号传输方面的优势，TGV已经在光通信、射频、微波、微机电系统、微流体器件和三维集成等领域有非常不错的表现，应用前景非常广泛。

· 硅桥

我们再来看一个和RDL类似的挖沟技术——硅桥（Si bridge）。

硅桥是在基板上构建的一个薄层的嵌入式硅通道，用于2.5D封装中芯片与芯片之间的互连。

硅桥的体积很小，只桥接了芯片之间必要的接口区域，不需要覆盖整个半导体区域。在硅桥占据的区域以外，传统的铜柱技术（copper pillar）可以直接向芯片提供IO、电源和接地信号。

硅桥的最突出特点是不需要中介层，也不需要TSV，减少了额外的工艺，也降低了成本，提升了封装良率。

Intel主导的2.5D封装技术——EMIB，就是基于硅桥。EMIB使用了多个嵌入式桥接芯片，内嵌至封装基板，实现多个不同制程芯片之间的高效率、高密度互连。

英特尔EMIB

█ 临时键合

前面几期讲键合的时候，留下了临时键合和混合键合没讲。接下来，小枣君给大家解释一下。

首先是临时键合（Temporary Bonding）。

临时键合，是由晶圆减薄催生的一个工艺流程。

晶圆减薄，除了可以减小芯片体积之外，还有以下优势：

1、增强散热：晶圆越薄，热阻越小。对于多层堆叠，超薄晶圆可以有效缓解积热问题。

2、增强电学性能：晶圆越薄，元器件间的互连长度越短，可以提高信号的传输速率、减少寄生功耗、提升信噪比。

3、提高集成度：晶圆越薄，TSV越容易。在保证深宽比的同时，可以制造节距更小、密度更高的硅通孔。

4、降低成本：晶圆越薄，刻蚀、钻孔、钝化、电镀等后续工艺也越容易。加工速度和产量都能大大提高，同时有效降低材料使用成本。

TSV实现了芯片的纵向堆叠，芯片变得越来越厚。这时，就更加需要对晶圆进行减薄，达到更加苛刻的指标要求。

一般来说，较为先进的3D封装使用的芯片厚度约在75~50微米。如果想要实现10层以上的堆叠，就意味着每层堆叠芯片需要减薄到10微米以内的近乎极限厚度。

这种厚度的超薄晶圆，非常脆弱。在加工过程（如光刻、刻蚀、钝化、溅射、电镀、回流焊和划切工序等）中，很容易发生翘曲和结构破损。

所以，为了提高晶圆制造良率、加工精度和封装精度，需要一种临时的支撑方法，这就引入了——临时键合。

临时键合，就是在晶圆背面减薄前，将晶圆转移到一个晶圆载板（载片）上，为其提供强度支撑。

等到彻底完成减薄及其它背面工艺后，再进行“解键合”。

在一起（键合），比较容易，胶粘就可以了。要分开（解键合），就有点难。

解键合有四种方式，包括：机械剥离、湿化学浸泡、热滑移、激光解键合。

机械剥离解键合，是通过拉力作用分离载片和器件晶圆，碎片率较高。

湿化学浸泡解键合，是通过溶剂溶解粘结剂，成本较低，但速度慢、效率低，不适合量产。

热滑移解键合，是通过高温软化粘结剂，然后将晶圆与载片分离。这种方式，容易产生粘结剂残留，影响后续产品工艺。

激光解键合，是使用激光透过玻璃对粘结剂层进行照射，产生热量使粘结剂分解，或者产生能量使化学键断键。这种方式是目前的主流选择。

下面这张图，是临时键合和激光解键合的工艺流程。比较容易看懂，我就不多解释了。

来自《临时键合技术在晶圆级封装领域的研究进展》

█ 混合键合

再来看看混合键合（Hybrid Bonding）。

混合键合，又称为直接键合，是3D封装时代逐渐出现的一种新型技术。

混合键合的核心原理，是基于分子间作用力（范德华力），通过铜-铜直接键合与介质键合的协同作用，实现芯片间的高密度垂直互连。

这种技术无需传统的铜柱或锡球等Bump凸点结构，可实现实现小于1微米的超细互连间距连接（传统凸块键合高达20微米以上），互连密度极高，单位面积的I/O端口数量可以提升千倍以上，大幅提升芯片间数据传输带宽。

混合键合实现了更薄的晶圆堆叠，让整体架构更加紧凑，不仅有利于提升热管理能力，也优化了电气性能。

混合键合支持逻辑芯片、存储芯片、传感器等不同功能单元的垂直堆叠，有利于三维集成，也提升了异构设计的灵活性。

在工艺兼容性和成本优化方面，混合键合也有很大的潜力。它可以兼容现有晶圆级制造流程，可与TSV、微凸块等技术结合形成复合封装方案。

混合键合的工艺一共包括三个关键步骤：

1、键合前预处理：

晶圆需经过CMP（化学机械抛光）、表面等离子体活化及清洗处理，实现平整洁净且亲水性表面，增加表面结合力。（CMP过程还可以减少Cu线路腐蚀和Cu凹陷。）

2、预对准键合：

两片晶圆在键合前进行预对准，并在室温下紧密贴合后介质SiO2上的悬挂键在晶圆间实现桥连，形成SiO2-SiO2间的熔融键合。此时，Cu铜触点之间存在物理接触或凹陷缝隙，未实现完全的金属间键合。

3、热退火处理：

通过后续热退火处理，进行高精度倒装热压，促进了金属Cu的互扩散，形成永久键合。

█ 最后的话

好啦，芯片的封装工艺终于全部介绍完啦！

可以看出，整个过程是非常非常不容易的。小枣君介绍的，还只是一些主要工序。很多工序，也没有细讲。

晶圆制造和芯片封装，一个是前道，一个是后道。很多人都会觉得，封装肯定没有制造难。但实际上，制造我只写了2篇，封装却写了5篇。

随着时代的发展，在前道工艺中挑战摩尔定律，已经越来越困难。所以，通过封装来打造更强大的芯片，就成为了一个重要选项。

将部分制造工艺用于封装的思路，也就是中道。这从某种意义上来说，算是一种降维打击。

业界厂家们围绕封装，推出了很多的技术。但其实说白了，都是基于这几篇文章提到的基础技术和工艺。

例如台积电大名鼎鼎的3DFabric平台，包括了前文提到的InFO，还有如日中天的CoWoS，以及SoIC。这些都是基于2.5D/3D封装技术进行整合和创新。

英特尔主推的EMIB和Foveros，分别类似于台积电的InFO_LSI和SoIC。

三星的三大先进封装技术：I-Cube、H-Cube 和 X-Cube。前两者是2.5D封装方案。X-Cube则采用了3D空间堆叠逻辑裸片，类似台积电的SoIC。

等后面有机会，再单独和大家介绍吧。

芯片半导体，绝对是人类工业皇冠上的明珠。它的每一道工序，都用到了最顶级的技术。这些工序和技术，是人类数千年文明发展的结晶，也是数百年工业革命的产物。

随着时代的发展，芯片半导体工艺还将继续演进下去。

未来的芯片，会不会更小？会不会有新的芯片形态出现？让我们拭目以待吧！

█ 倒装封装（Flip Chip）

业界普遍认为，倒装封装是传统封装和先进封装的分界点。

上期我们提到，芯片封装发展的第三阶段（1990年代），代表类型是BGA（球形阵列）封装。早期的BGA封装，是WB（Wire Bonding，引线） BGA，属于传统封装。

后来，芯片的体积越来越小，而单颗芯片内的焊盘数量越来越多（接近或超过1000个）。传统的引线封装，已经无法满足要求。

于是，采用倒装技术替换焊线的FC BGA封装，就出现了。

所谓“倒装”，就是在晶粒上创造一些由焊料制成的“凸点”或“球”。然后，把晶粒反转过来，让凸点对准基板上的焊盘，直接扣在基板上。

通过加热，让熔融的凸点与基板焊盘相结合，实现晶粒与基板的结合。

WB BGA与FC BGA

我们来看看具体的工艺流程。

以FC BGA为例。前面减薄、切割、清洗、光检，和WB BGA（传统封装）差不多。

要把晶粒与基板连在一起（后面会说，这叫“键合”），开始不一样了。

第一步，是凸点制作（Bumping）。

倒装封装包括热超声、回流焊和热压三种工艺，其凸点分别使用金球、锡球和铜柱。

热超声，是在超声和温度的共同作用下, 将金凸点“粘”在基板的焊盘上。这种方式，适用于I/O密度较小的芯片。

回流焊，是在锡凸点表面涂覆助焊剂，再通过热回流加热，进行焊接。这种方式也适合I/O密度较小（凸点间距40-50μm）的芯片。

热压（Thermal Compression Bonding，TCB），采用高深宽比、小尺寸的铜柱凸点，直接加热粘结。这种方式能够实现高密度互联，适用于I/O密度较大（凸点间距40-10μm）的芯片。

金凸点的成本高。相比之下，铜柱凸点的电性能、散热性能比较好，制备难度均衡，成本也比较低，所以用得比较多。

电子显微镜下的凸点

制作凸点的流程比较复杂。其实说白了，就是前面晶圆制造时的那套工艺，例如沉积、光刻、刻蚀等。

沉积包括UBM（Under Bump Metallization，凸点下金属化层）的沉积和凸点本身的沉积。UBM位于凸点与芯片焊盘（金属垫，Al pad铝垫层）之间，起到增强凸点附着力、提高电导率和热导率的作用。

UBM的沉积，通常采用溅射（Sputtering）、化学镀（Electroless）、电镀（Electroplating）的方式实现。

凸点本身的沉积，通常采用电镀、印刷、蒸镀、植球的方式实现（前两者比较常见）。

大致的流程，看下面的示例图应该能懂（不懂的话，可以回顾晶圆制造那一期的内容）：

比较特别的是，最后多了一个步骤——“回流”，把锡帽变成了子弹头形状。

第二步，是对准和贴装。

简单来说，就是使用精密的贴装设备，将晶粒上的凸点与基板上的焊盘进行精确对准，然后通过回流焊等工艺，实现凸点与焊盘的连接。

回流焊的大致过程：

回流焊流程

先将晶粒（芯片）的凸点沾上助焊剂，或者在基板上加定量的助焊剂。助焊剂的作用，是去除金属表面氧化物并促进焊料流动。

然后，用贴片设备将晶粒精准地放到基板上。

接下来，将晶粒和基板整体加热（回流焊），实现凸点和焊盘之间的良好浸润结合（温度和时长需要严格控制）。

最后，清洗去除助焊剂，就OK了。

凸点数量较多、间距较小时，回流焊容易导致出现翘曲和精度问题。于是，这个时候就可以用热压（TCB）工艺。

热压流程

前文提到，热压（TCB）工艺非常适合更多凸点、更小凸点间距的芯片。它利用高精度相机完成芯片间的对准，并通过控制热压头的压力与位移接触基座，施加压力并加热，实现连接。（后续我们讲混合键合，会再提到热压。）

第三步，底部填充。

连接之后，大家会注意到，晶粒和基板之间的区域是空心结构。（芯片底部的焊球分布区，也叫C4区域，Controlled Collapse Chip Connection，“可控塌陷芯片连接”。）

为了避免后续出现偏移、冷焊、桥接短路等质量问题，需要对空心部分进行填充。

填充和传统封装的塑封有点像，使用的是填充胶（Underfill）。不仅能够固定晶粒，防止移动或脱落，还能够吸收热应力和机械应力，提高封装的可靠性。

底部填充工艺一般分为三种：毛细填充（流动型）、无流动填充和模压填充。

一般来说，倒装封装都是以毛细填充为主。方法比较简单：清洗助焊剂之后，沿着芯片边缘，注入底部填充胶。底部填充胶借助毛细作用，会被吸入芯片和基板的空隙内，完成填充。

填充之后，还要进行固化。固化的温度和时间，取决于填充胶的种类和封装要求。

以上，就是倒装封装（凸点工艺）的大致流程。

相比传统封装，倒装封装的优势非常明显：

1、能够实现高密度的I/O电气连接，有利于减小芯片的体积。

2、凸点连接，相比引线，可靠性也更强。

3、信号传输路径大大缩短，减少寄生电容和电感，提高信号的完整性。

4、晶粒和基板直接接触，热量能够快速传导并散发出去。

凸点（bump）的制造过程与晶圆制造（前道）过程非常相似，本身又介于晶圆制造（前道）和封装测试（后道）之间。所以，也被称作“中道”工序。

后面会提到的TSV和RDL，也是中道工序。

最近这十几年，先进封装高速发展，凸点工艺也一直在演进。

从球栅阵列焊球（BGA Ball）到倒装凸点（FC Bump），再到微凸点（μBump），凸点的尺寸在不断缩小，技术难度也在不断升级。

后续小枣君要提到的芯片堆叠、还有立体封装（2.5D/3D），很多都是以凸点工艺为基础。它的重要性不言而喻，请大家一定要注意。

3D封装中的微凸点（μBump）

█ 键合

插播一个概念——键合（Bonding）。

上期小枣君介绍了传统封装里的引线封装。刚才，又介绍了倒装封装。

这种将晶圆和晶圆、晶圆和基板“粘贴”在一起的做法，有一个专门的名字，就是键合。

引线封装，叫引线键合。倒装封装，叫倒装键合。

除了这两种键合之外，还有：载带自动键合、混合键合、临时键合等。

· 载带自动键合

载带自动键合（Tape Automated Bonding，TAB），是一种将芯片组装到柔性载带上的芯片封装键合技术。

载带自动键合与引线键合非常类似，主要区别在于引线键合中，芯片的载体是引线框架或者PCB基板。而载带自动键合，用的是柔性载带。

载带自动键合

载带既作为芯片的支撑体，又作为芯片与外围电路连接的引线。

载带自动键合包括以下5个步骤：

1、制作载带：载带其实就是铜箔材料。将铜箔贴合在聚酰亚胺胶带上，经过光刻和蚀刻，形成固定的、精细的导电图形，并制作定位孔和引线窗口，就变成了载带。

2、内引线键合（ILB，Inner Lead Bonding）：将预先形成焊点的芯片精确定位后，采用热压或热超声方式同时将所有内引线与芯片焊盘连接。

3、对准和贴装：将芯片贴装在基板上。

4、外引线键合（OLB，Outer Lead Bonding）：将载带与基板或PCB对准，通常采用热压方式实现批量键合。

5、注塑保护：这个和引线键合流程差不多，就是形成保护层。

相比于引线键合，载带自动键合适合高密度、细间距的封装要求，具有不错的电气性能和散热性能，适合LCD驱动器等高密度引线连接场合。

在传统、低成本应用中，载带自动键合凭借工艺简单、技术成熟的特点，仍有一定优势。但现在都是更高性能、更高密度封装时代，载带自动键合在应用和普及上，肯定还是不如倒装键合。

混合键合、临时键合，这两个概念非常重要。后续讲到立体封装时，小枣君会详细介绍。

█ CSP（芯片级封装）

再插播一个概念——CSP（Chip Scale Package，芯片级封装）。

前面几期里，提到过CSP，说CSP是芯片小型化封装的一种方式。

CSP是BGA之后开始崛起的。主要原因，就是因为数码产品小型化、便携化，对芯片体积提出了要求。

CSP封装，锡球间隔及直径更小，芯片面积与封装面积之比超过 1:1.14，已经相当接近 1:1 的理想情况，约为普通BGA封装的1/3。

和BGA一样，CSP也分为WB CSP和FC CSP。

通常来说，FC CSP较多应用于移动设备（例如手机）的AP、基带芯片。而FC BGA，较多应用于PC、服务器的CPU、GPU等高性能芯片。

█ 晶圆级封装

我们看下一个先进封装的关键概念——晶圆级封装（Wafer Level Package，WLP）。

传统封装，是先切割晶圆，再封装。

而晶圆级封装的核心逻辑，是在晶圆上直接进行封装，然后再切割，变成芯片。

举个例子：传统封装，是先把大面团切成一块块，然后分别烘烤成蛋糕，分给大家吃。而晶圆级封装，是先烤一个大蛋糕，然后切成一块块，分给大家吃。

从更广泛的意义上讲，任何在晶圆这一层级进行全部或部分加工的封装，都可以被认为是晶圆级封装。

晶圆级封装出现于2000年左右，是半导体产业追求更高效率、更低成本的产物。

在晶圆上进行封装过程，能够带来以下好处：

1、由于侧面未涂覆封装材料，因此封装后的芯片尺寸较小。晶圆上，晶粒的密度更高，平均成本更低。

2、方便批量生产制造芯片，缩短工期，总体成本也比较低。

3、芯片设计和封装设计可以统一考虑，提升设计效率，降低设计成本。

晶圆级封装，可以分为：扇入型晶圆级封装（Fan-In WLP）和扇出型晶圆级封装（Fan-Out WLP）。

这里的“扇（Fan）”，指的是芯片的尺寸。

我们分别来介绍。

· 扇入型WLP（FIWLP）

早期的WLP，多采用扇入型。扇入型的封装布线、绝缘层以及锡球，都位于晶圆的顶部。封装后的尺寸，和芯片尺寸是相同的。

上期小枣君说过，芯片面积与封装面积之比超过1:1.14的封装，是CSP（芯片级封装）。扇入型WLP都1:1了，显然也属于CSP。所以，由扇入型晶圆级封装技术制成的封装，也称为晶圆级芯片级封装（WLCSP）。

扇入型WLP，通常可以分为BOP（Bump On Pad，垫上凸点）和RDL（ReDistribution Layer，重布线层）两种方式。

BOP封装的结构非常简单，Bump（凸点）直接构建在Al pad（铝衬板）的上面。如果Bump的位置远离Al pad，那么，就需要通过借助RDL技术，将Bump与Al pad进行连接。

大名鼎鼎的RDL，终于出现了。

我们需要单开一节，专门介绍一下它。

· RDL

RDL的全称，是ReDistribution Layer（重布线层）。

RDL是晶圆级封装（WLP）的核心技术，也是后面2.5D/3D立体封装的核心技术。在先进封装里，它占有重要地位。

它是在晶粒下面的中介层上进行重新布线，实现I/O端口的重新布局。

简单来说，它就像我们平时看到的PCB电路板。只不过，真正的PCB板是在芯片的外面，把各个成品芯片和元器件连起来。

而RDL，是封装内部的“PCB板”，方便了XY平面（横向平面）的电气延伸和互联。它提升了封装内部电气连接的灵活性，能够让芯片内部布局更合理、更紧凑。

基于RDL，晶圆芯片上的“细间距”外围阵列，可以变成“更大间距”阵列。

基于之前晶圆制造的文章，大家会发现，RDL很像晶粒内部的金属连线（立交桥）。

晶粒内的金属沉积

是的，RDL的工艺，和晶圆制作流程中的“盖楼”流程差不多（可以参考晶圆制作的那期），主要就是光刻、涂胶显影、刻蚀、溅射沉积、电镀铜等工艺。

RDL也属于将晶圆制造（前道）工艺降维到封装（后道）中使用。和凸点一样，也是中道工序。

目前，主流的RDL工艺有两种：

第一种，是基于感光高分子聚合物，并结合电镀铜与刻蚀工艺实现。

1、在晶圆表面涂覆一层聚合物薄膜，可选的聚合物材料包括光敏聚酰亚胺（PI）、苯并环丁烯（BCB）以及聚苯并恶唑（PBO）。这是为了增强芯片的钝化层并起到应力缓冲的作用。

2、加热固化后，使用光刻工艺在所需位置进行开孔，之后进行刻蚀。

3、通过物理气相沉积工艺（PVD），溅射Ti（钛）与Cu（铜），分别作为阻挡层与种子层。

4、再来一波光刻、刻蚀工艺，把RDL层的空间给挖出来。

5、通过电镀Cu工艺，在暴露出的Ti/Cu层上制造第一层RDL。（注意，电镀是将电解质溶液中的金属离子还原为金属并沉积在晶圆表面。）

6、去除掉光刻胶，并刻蚀掉多余的Ti/Cu。

7、涂覆第二层聚合物薄膜，使圆片表面平坦化并保护RDL层。

8、重复上述步骤，制作多层RDL结构。

另一种工艺，是采用Cu大马士革工艺结合PECVD与CMP工艺实现。

图我实在是不想画了，网上找了一个，供参考：

大致流程：

1、先采用PECVD工艺，沉积SiO2或Si3N4，作为绝缘层。

2、利用光刻与反应离子刻蚀，在绝缘层上形成窗口。

3、分别溅射Ti/Cu的阻挡/种子层以及导体铜，和刚才工艺一样。

4、采用CMP（化学机械研磨，之前介绍过的）工艺，将导体层减薄至所需厚度，形成了一层RDL或通孔层。

5、重复上述步骤，制作多层RDL结构。

基于大马士革工艺制作的多层RDL内部构架

第二种工艺需要采用CMP，制造成本比第一种高。在行业里，第一种用得比较多。

制作完RDL之后，是制作UBM（凸点下金属层），工艺和RDL相似。

制作完UBM之后，通过掩膜板准确定位焊膏和焊料球，并将其放置于UBM上。

随后，进行回流，使焊料与UBM形成良好的浸润结合，从而确保达到理想的焊接效果。

综合以上步骤，扇入型WLP的大致工艺流程如下：

1、完成RDL布线，方便将I/O引出至方便焊接的位置。

2、对晶圆进行减薄加工。

3、在RDL层所连接的金属焊盘上，进行植球。

4、对晶圆进行切割，得到独立的芯片。

5、完成FT测试，出厂。

过去的20多年，扇入型WLP广泛应用于移动、便携式和消费类产品。特别是低I/O引脚数（≤200）、小芯片尺寸（≤ 6mm x 6 mm）、低成本、低端、薄型和大容量应用的半导体器件，使用这种封装比较多。

· 扇出型WLP（FOWLP）

扇入型WLP虽然面积小，但是支持的I/O引脚数也少。随着时间的推移，芯片的I/O引脚数逐渐增加，扇入型WLP无法满足要求。于是，就有了扇出型WLP（FOWLP）。

Fan-In WLP与Fan-Out WLP

扇出型WLP中，RDL可以向外延伸布线。这样一来，封装的面积大于晶粒的面积，I/O引脚数可以更多，引脚间距也宽松。

扇出型WLP如果符合CSP的尺寸比例要求，就是扇出型WLCSP。

扇出型WLP最早于2006年由英飞凌最先提出。他们在手机基带芯片封装中实现了量产，并将其命名为嵌入式晶圆级球栅阵列（eWLB）。

后来，扇出型WLP并没有获得什么关注。

直到2016年，台积电基于FOWLP，推出了集成扇出型（InFO）封装，并成功应用于苹果公司iPhone 7系列手机的A10处理器（AP）中，才让扇出型WLP获得了整个行业的高度关注。

凭借该项技术，台积电成功包揽了苹果公司之后每一代手机的AP芯片制造和封装订单。

后来，FOWLP高速发展，衍生出多种变体，包括核心扇出（Core FO）、高密度扇出（High-Density FO）和超高密度扇出（Ultra High Density FO）等，可以应用于不同的需求场景。

我们来看看FOWLP的工艺过程。

前面说WLP是先封装，再切割。这句话其实不太适用于FOWLP。

FOWLP，是先切割，然后把芯片重新放置在人工载板上。接下来，再进行晶圆级封装。封装完，再次切割，变成最终的芯片。

Fan-Out WLCSP工艺流程

根据工艺过程，扇出式WLP可以分为芯片先装（Die First）和芯片后装（Die Last）。芯片先装又分为面朝下（Face Down）、面朝上（Face Up）。

芯片先装，简单地说，就是先把芯片放上， 再做布线（RDL）。

芯片后装，就是先做布线（RDL）。测试合格的单元，再把芯片放上去。

芯片后装的优点，是可以提高合格芯片的利用率，以此提高成品率，降低成本。也有缺点，就是工艺相对复杂。

总结一下FOWLP的优点：

1、FOWLP是一种无载板（Substrate-less）的封装方式，不需要封装载板，更不用引线，可以大幅降低成本。

2、FOWLP没有封装载板，所以垂直高度更低，能够提供额外的垂直空间，向上堆叠更多的元件。

3、FOWLP厚度较薄，缩短芯片与散热片之间的距离，有利于散热。

4、FOWLP可以将不同功能的芯片进行灵活集成，进而完成系统级封装（SiP）。这是后摩尔时代非常重要的技术手段之一。

· 扇出面板级封装（FOPLP）

提到FOWLP，就肯定要提一下最近几年特别火的FOPLP。

FOPLP（扇出面板级封装），是扇出型封装的一种，也基于重新布线层（RDL）工艺。

它和FOWLP非常类似，最大的区别在于：FOPLP使用的载板，不是8寸/12寸的晶圆，而是方形的大尺寸面板。

FOPLP具有以下优势：

1、低成本。

FOPLP采用方形的大尺寸面板，不仅单片产出的芯片数量更多，而且面积利用率更高。根据国际权威研究机构Yole的数据，FOWLP技术面积使用率<85%，而FOPLP技术面积使用率>95%。

以600mmX600mm尺寸的面板为例，面积为12寸wafer carrier的5.1倍，单片产出数量大幅提升。

FOPLP可以大幅提高材料利用率和生产效率，进而降低生产成本。

例如，FOWLP采用旋转涂布工艺，PI、PR等光敏材料（价格昂贵）的有效利用率只有20%。FOPLP采用狭缝涂布工艺，材料有效利用率达到85%以上。

2、高灵活性。

FOPLP的生产灵活性更高，适合大批量生产，生产周期更短。

例如，FOWLP封装中，光罩的尺寸小，单次曝光面积有上限，需要通过拼接的方式曝光，效率低，良率低，影响产能。

而FOPLP封装，单次曝光面积是FOWLP的4倍以上，效率高、良率高，大幅提升了产能。

3、优秀的热管理。

通过优化封装结构，以及选择合适的材料，FOPLP可以有更好的散热性能，降低芯片工作温度，提高芯片的可靠性和寿命。

4、高集成度。

FOPLP在大面板上重新分布半导体芯片，能够在单个封装内集成多个芯片、无源元件和连接，可以实现更高的集成度，甚至更高的性能。

集成更多功能模块，可以减少封装步骤和材料消耗，也能降低成本。

5、高电气性能。

FOPLP具有更低的电感和电容效应，电气性能出色。

图片来自亚智科技

当然，FOPLP也有缺点，包括面板尺寸和组装工艺未能标准化、封装密度较低（与FOWLP相比），以及芯片翘曲问题等。

目前，FOPLP板级封装凭借刚才提到的优点，在射频芯片、电源芯片、高频芯片、传感器芯片等领域展现了非常不错的应用前景。

包括台积电、英伟达、三星、群创光电等在内的很多厂商，都表示了对FOPLP的关注，也投入了大量的资源。FOPLP的市场份额在不断攀升，预计2027年左右会进入一个技术成熟阶段，应用于AI GPU等芯片封装场景。

另外值得一提的，是FOPLP所使用的玻璃载板材料。

FOPLP载板的面积大，所以，在生产和处理的过程中，容易出现翘曲等问题。

所以，相比于传统的硅材料，FOPLP的载板材料主要是金属、玻璃或其它高分子聚合物材料。在这些材料之中，玻璃在机械、物理、光学等性能上具有明显的优势，现在已经成为行业关注的焦点。

玻璃基板的表面比塑料（有机材料）基板更光滑。在同样面积下，能够开孔（下期会提到的通孔）的数量也比塑料基板多。这极大提升了芯片之间的互连密度，有利于实现更复杂的设计，更有效地利用空间。

在热学性能、物理稳定度方面，玻璃基板也表现出色，不容易因为温度高而发生翘曲或变形。

玻璃基板的电气性能也突出，介电损耗更低，电气连接更稳定、高效。

目前，业界关于玻璃基板的研究和布局也同样激烈。

参考文献：

1、《芯片制造全工艺流程》，半导体封装工程师之家；

2、《混合键合，风云再起》，半导体行业观察；

3、《半导体先进封装之玻璃通孔技术（TGV）篇》，一苇渡大江；

4、《芯片封装中的四种键合方式》，半导体封装工程师之家；

5、《摩尔定律重要方向，先进封装大有可为》，华福证券；

6、《三大巨头，决战先进封装》，半导体行业观察；

7、《玻璃通孔工艺（TGV）简介》，半导体市场观察；

8、《一文了解硅通孔(TSV)及玻璃通孔(TGV)技术》，圆圆De圆，半导体全解；

9、《一文了解芯片三维封装(TSV及TGV)技术》，半导体封装工程师之家；

10、《技术发展引领产业变革，向高密度封装时代迈进》，华金证券；

11、《先进封装高密度互联推动键合技术发展，国产设备持续突破》，东吴证券；

12、《算力时代来临，Chiplet 先进封装大放异彩》，民生证券；

13、《先进封装设备深度报告》，华西证券；

14、《半导体封测行业深度报告》，华福证券；

15、维基百科、百度百科、各厂商官网。

16、知乎：小枣君

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