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芯片对晶圆（Die‑to‑Wafer，D2W）混合键合技术综述

2026-09-10

芯片对晶圆（D2W）混合键合是将经过筛选的已知合格裸芯片（KGD），高精度贴装至接收整片晶圆，同步实现介质共价键合与铜‑铜原子扩散互连的无凸点三维集成工艺，是W2W、D2D、D2W三大混合键合路线中面向Chiplet异构集成的主流技术方案。D2W兼顾良品筛选能力与晶圆级批量加工优势，既规避 W2W 良率乘数损耗，又相比D2D拥有更高生产吞吐，是AI算力、高性能存储异构堆叠的核心技术。

D2D、D2W、W2W三种混合键合路线对比示意图

1. 工艺原理

D2W混合键合完整流程分为源端晶圆制备、芯片分选拾取、接收晶圆制备、高精度贴装、等离子活化、室温预键合、退火冶金键合七大工序。

（1）源晶圆与接收晶圆分别完成后端BEOL铜焊盘、氧化硅介质层制备，通过CMP实现原子级平坦化，表面粗糙度RMS控制在0.5nm以内，铜焊盘凹陷维持1‑5nm，为退火铜热膨胀预留扩散空间。

（2）源晶圆划片切割，完成电性测试筛选，仅保留KGD已知合格裸芯片，剔除失效芯片。

（3）接收整片晶圆完成清洗与等离子活化；采用高精度贴片机拾取裸芯片，识别对位标记，将多颗不同尺寸、不同工艺节点的裸芯片逐颗贴装到接收晶圆预设位置。

（4）在洁净腔体内完成界面等离子活化，室温依靠范德华力实现预键合；随后200‑350 ℃退火，氧化硅介质形成稳定共价键，两侧铜焊盘受热膨胀发生原子互扩散，形成连续导电通路，完成永久互连；后续对接收晶圆进行减薄、布线、划片得到封装成品。

D2W核心特征：可实现异质、不同尺寸芯粒集成；提前筛选KGD消除W2W坏芯片连带报废问题；依托整片接收晶圆实现批量并行处理，产能显著优于D2D；短板在于裸芯片拾取转运环节引入颗粒污染风险，贴装设备需要亚微米级对位能力。

2. 核心技术难点

（1）裸芯片全流程颗粒污染管控：划片、拾取、转运过程极易产生碎屑、胶残留，微米级颗粒就会造成大面积键合空洞；完整晶圆清洗工艺无法直接复用至单颗裸芯片，芯片边缘缺陷风险显著提升。

（2）高精度贴装与共面性控制：贴装对位精度需要达到100nm级别，芯片翘曲、倾斜会造成焊盘重叠不足，引发互连电阻偏高甚至开路；多颗芯片贴装需要保证整面共面，局部压力不均造成局部未键合。

（3）CMP形貌一致性匹配：源芯片与接收晶圆两套CMP体系，铜焊盘凹陷、碟形凹陷需要严格匹配，形貌失配会造成铜‑铜互连失效。

（4）多材料CTE失配可靠性问题：裸芯片与接收晶圆可来自不同工艺、不同材料体系，热膨胀系数差异大，温度循环测试界面承受剥离应力，易出现介质分层、界面脱粘失效。

（5）批量产能与良率权衡：单台设备单位时间贴装芯片数量受限，提升贴装速度会直接降低对位精度，产能‑精度‑良率三者互相制约。

3. 具体应用场景

（1）AI Chiplet异构芯粒集成：GPU、AI加速器中将计算芯粒、IO芯粒、存储芯粒混合堆叠，代表为台积电SoIC平台，适配高性能算力芯片，实现超高密度垂直互连，降低信号时延与功耗。

（2）高带宽内存 HBM 先进堆叠：D2W混合键合替代传统微凸点，实现更小互连间距，提升带宽密度，面向下一代HBM演进路线。

（3）异质器件集成：逻辑芯片与光子芯片、射频器件、MEMS传感器异构堆叠，实现光电共封装等新型系统架构。

（4）高性能计算处理器：英特尔Foveros Direct采用D2W混合键合，用于CPU异构芯粒堆叠，实现不同工艺节点芯片整合。

4. 当前相关布局厂商

（1）IDM与代工厂：台积电SoIC平台同时支持W2W/D2W，D2W面向Chiplet异构集成，已经进入产品验证阶段；英特尔Foveros Direct主攻D2W混合键合；三星X‑Cube同步布局D2W研发。Adeia拥有DBI‑Ultra D2W混合键合核心专利，对外输出工艺方案Adeia。

（2）设备厂商：EVG、BESI提供D2W高精度键合、贴装设备，是国际主流产线核心供应商。

（3）国内厂商：长电科技、通富微电、华天科技开展D2W混合键合工艺研发，目前处于客户验证阶段，距离大规模量产仍有差距；拓荆科技、芯源微推进国产D2W键合设备样机开发。科研院所IMEC、CEA‑Leti持续开展D2W基础工艺迭代，推动互连间距向400nm以下演进。