几百根光纤怎么对准一颗芯片？Molex买下Teramount，啃的是CPO最硬的一块
TeraVERSE光纤到芯片连接方案
Teramount的TeraVERSE：绿色基板中央是交换芯片/硅光芯片，两侧银色模块是光纤连接座，右下角红色小件是可以拔插的光纤接头。CPO要解决的，就是光纤怎么接到芯片上。（来源：Teramount官网）
01 一笔看似平常的收购，买的却是"进封装流程的光路"
2026年4月15日，全球连接器大厂Molex宣布将收购以色列公司Teramount，5月7日完成交割。
数据来源：Teramount官网新闻稿《Molex Announces Agreement to Acquire Teramount Ltd.》（2026年4月15日）、《Molex Completes Acquisition of Teramount Ltd.》（2026年5月7日）。
单看消息，这像是连接器行业一笔很正常的收购：Molex本来就是连接器巨头，Teramount也在做光纤连接，听起来很顺。
但顺着Teramount的产品往里看，会发现这家公司有点特别。
它卖的不是机柜面板上那种接口，也不是光模块尾部插来拔去的东西。它盯住的是更里面的一段路——光纤怎么接到硅光芯片上。
这段路很短，短到只发生在芯片、封装、光纤阵列之间，也就几毫米。可就是这几毫米，可能决定CPO（共封装光学）后面能不能真正进入大规模制造。
Molex不缺传统连接器能力，也不缺光互连产品组合。它缺的是CPO往量产走时，怎么把光纤连接这个环节纳入半导体制造的节奏里。
说得更直白一点：Molex买到的不是一个新连接器型号，而是一种把光纤连接"推进半导体封装流程"的方法。(理解成从产品销售者就变产品的定义者）
02 它卖的不是普通连接器：两个部件先分清
Teramount给自己这套方案起的名字叫Universal Photonic Coupler（通用光子耦合器）。名字很抽象，拆开看其实就两个核心部件：
1一个叫Photonic-Bump（光子凸点），放在硅光芯片这一侧；
1一个叫Photonic-Plug（光子插头），连着外部光纤这一侧。
把这两个东西组合起来的成品，就是TeraVERSE，用在CPO里。
数据来源：Teramount官网产品页《TeraVERSE》。
官网的说法很直接：TeraVERSE是一个detachable and serviceable（可拆卸、可现场维护）的光纤连接产品，用来把单模光纤（SMF）和保偏光纤（PMF）装配到硅光芯片上。（这个可解决的很大的问题）
TeraVERSE插头与芯片对接
TeraVERSE对接瞬间：右侧红色是带光纤的Photonic-Plug，左侧银色是固定在基板上的连接座。插上去靠机械结构自对准，光路就通了。（来源：Teramount官网）
这里有个容易被忽略的点。
如果只看"detachable（可拆卸）"这个词，很容易把它理解成连接器行业常说的可拔插，让工程师拔得更顺手。但Teramount真正想改的不是插拔手感，而是制造流程。
传统连接器解决的是线缆和线缆、模块和模块之间怎么连；Teramount处理的是光纤和芯片之间怎么连。这个位置往前一步是晶圆厂和封装厂，往后一步才是机柜、模块、面板和布线。
03 真正难的，是芯片侧那个Bump
这套方案里，最值得看的不是Plug，而是Bump。
Photonic-Plug更像读者能直观看见的部分：接光纤、可拆卸、接近"连接器"这个词带来的想象。但真正把事情变复杂的，是芯片侧的Photonic-Bump。
为什么直接对准这么难？
硅光芯片里的光，通常在很窄的波导里走。你可以把波导想成一条非常窄的光路。光纤的芯也很细。
1单模光纤的模场直径约9.2微米（1310nm波段）；
1硅光芯片里条形波导的宽度，通常只有0.45到0.5微米。（可以理解到为什么V-Groove的精度这么高）
数据来源：单模光纤模场直径见ITU-T G.652标准建议；硅光波导典型尺寸参考imec硅光平台公开设计资料（SOI硅层220nm）。
让波导和纤芯这两者直接对上，机械误差、热膨胀、封装翘曲，都会变成麻烦。୨୧✟♡̶⃛( •̥́ ᯅ •̥̀ )♡̶✞୨୧
光纤V槽对准硅光芯片
传统边缘耦合：左图是光纤在硅V形槽（V-groove）里对准硅光芯片的显微照片，标尺100微米；右图是边缘耦合示意。光纤要靠V槽一根根机械定位，对准芯片边缘的波导。（来源：Latitude技术资料《硅基光电子技术中V形槽光纤耦合技术》）
一根已经很难，而一颗CPO交换芯片旁边要接的是几十到几百根光纤。
Photonic-Bump做了三件事
Teramount的做法，是在硅光PIC（光子集成电路）上放一个晶圆级光学元件，也就是Photonic-Bump。它干三件事：(b♡∀♡)b
转方向：通过deflector mirror（偏转反射镜），把原来沿芯片平面走的光，转到垂直方向（折转约90°）；
配模场：做mode-matching和spot-size conversion（模场匹配、光斑尺寸转换），让芯片波导里的光和光纤里的光更容易接上；
扩光束：和Photonic-Plug配合做beam expansion（光束扩束），把光斑放大。
数据来源：Teramount官网技术页《Our Technology》。
Photonic-Bump结构与光路
左：硅光芯片（Silicon Photonic chip with PhotonicBump）与PhotonicPlug实物；右：平面光学（planar optics）光路示意——光纤（Fiber）经过玻璃间隔层（Glass Spacer）里的多组反射/扩束面，把光耦合进下方芯片。光纤所在平面与硅光芯片平面被分开。（来源：Teramount官方技术图）
这件事听起来满是光学课术语，但工程上的意思很朴素：
你要对准一根针，当然很难；你把要对准的目标变大，难度就下来了。 (ง •̀_•́)ง
容差：从"主动调光"推向"被动装配"
Teramount官网给出的说法是，它的自对准光学（self-aligning optics）在单模或保偏光纤对准硅光芯片时，可以做到优于±30微米的装配容差、插损0.5dB以内（better than ±30µm / 0.5dB）。
数据来源：Teramount官网技术页装配容差口径"better than ±30µm / 0.5dB"。
这个数字的重点不是炫技，而是把一件原本依赖高精度主动对准设备的事，尽量推向被动装配（passive alignment）——靠晶圆级光学结构和机械定位保证对准，而不是每根光纤都上电调光、找最大功率点再固定。
这是它和普通连接器最不一样的地方：它没有只在连接器外壳、弹片、导针、卡扣上做文章，而是把光学结构放进了晶圆级制造和封装流程里。
需要说明的是，±30µm/0.5dB是Teramount的官方口径，具体到不同通道数、波长和客户设计会有差异，不能简单当成所有fiber-to-chip方案的统一标准。（看起来挺难的）
04 光纤可以"晚一点上车"：这是风险隔离，不是售后功能
CPO里有一个很现实的问题：
芯片封装要经历电气装配、回流焊（reflow soldering）、测试、散热结构集成。光纤如果太早固定在芯片旁边，就会带来一堆麻烦：材料耐温、工艺顺序、测试返修、封装空间，哪个都绕不开。
Teramount一直强调一个词：post-reflow fiber connectivity（回流焊之后再接光纤）。
翻译成工程语言就是：芯片和封装先把该过的高温流程做完，光纤晚一点再接上去。
这一步很关键。因为光纤晚一点上车，前面的晶圆测试、封装测试、已知良品筛选（KGD）就有机会先发生。等确认芯片侧和光学接口没有明显问题，再把光纤接进去。
如果光纤连接失败，系统也不一定要把前面昂贵的芯片和封装一起拖下水。 (◍´꒳`◍)
Teramount在2023年的一份DFA（Design for Assembly，面向装配设计）白皮书摘要里，把Detachable Fiber Assembly（可拆卸光纤组件）放在CPO的semiconductor-grade manufacturing and field serviceability（半导体级制造与现场可维护性）里讲。
数据来源：Teramount 2023年DFA白皮书公开摘要。
这个表述挺准确。CPO最怕的不是实验室里能不能亮，而是量产时每一步错了以后，谁来承担损失：
光纤如果是永久固定的，装错、污染、损坏、测试不过，后果都比较重；
光纤如果可以后装配、可拆、可维护，系统设计者就多了一层缓冲。
所以"可拆卸"的真正价值，不是一个售后便利功能，而是制造流程里的风险隔离。
TeraVERSE可拆卸组件
TeraVERSE组件：红色底座夹住芯片边缘，两根扁平光纤带从上方引出，末端是标准接头，可拆卸、可更换。光纤在回流焊之后再接，坏了换光纤而不是换整个封装。（来源：Teramount官网）
05 晶圆级光学元件，到底是怎么造出来的？
Photonic-Bump被反复强调是"晶圆级光学元件（wafer-level optical elements）"。那这些比头发丝还小的透镜、反射面，到底用什么工艺、什么材料做？
这是最容易被一句"3D打印"糊弄过去的地方。实际上，打样和量产用的是不同工艺，能做在什么材料上、能不能过回流焊，差别非常大。
先看创始人背景，能帮助理解它的技术来路。官网列出的两位创始人：
CEO兼联合创始人Hesham Taha，方向涉及nano-lithography（纳米光刻）；
CTO兼联合创始人Avi Israel，方向是photonic polymer waveguides（聚合物光波导）。
两人都有耶路撒冷希伯来大学应用物理博士背景，创办Teramount前都在Nanonics Imaging工作过。（两个人都是业界大牛）
数据来源：Teramount官网团队页。
这不是传统连接器厂商最典型的履历（传统连接器更熟悉插芯ferrule、适配器、线缆组件、精密塑胶和金属件、端面研磨），而更像是从微纳加工、聚合物波导、晶圆级光学元件和硅光封装问题里长出来的。
下面把行业里三类主流工艺讲清楚。需要先声明：Teramount没有完整公开Photonic-Bump的具体材料配方和工艺细节，下面是行业公开的晶圆级微光学工艺路线，不代表替Teramount下结论。
路线一：光刻+刻蚀，直接做在硅或石英上（精度最高、最耐温）
最"半导体"的做法，是用灰度光刻（grayscale lithography）或纳米压印先做出掩模，再通过ICP/RIE干法刻蚀，把透镜、反射面直接刻进硅或熔融石英本体里。
基材：硅晶圆、SOI晶圆，或熔融石英（fused silica，如JGS1）；
特点：最终光学面就是硅/石英材料本身，能承受后续上千度的工艺和回流焊，和CMOS产线共线，阵列间距可以做到和波导同量级的精度；
实例：已有厂商用"光刻-刻蚀"或"纳米压印-刻蚀"工艺，在熔融石英上做出内凹球面/柱面微透镜阵列（recessed lens），明确用于光模块、CPO、NPO的多通道光耦合。
数据来源：苏州苏纳光电（SUNA）官网产品页"Fused-silica recessed lens...lithography-etching / nanoimprint-etching process...CPO/NPO"；MDPI《Fabrication of High Precision Silicon Spherical Microlens Arrays by Hot Embossing Process》（2022，单点金刚石车削模具+热压+ICP刻蚀转移到硅，模具表面粗糙度约11.1nm Sa）。
路线二：UV纳米压印，在基板上压一层聚合物透镜
UV纳米压印（UV-NIL）像"盖章"：先做高精度母模，在基板上滴UV光学胶，用模具压出形状，紫外光照射固化，脱模得到透镜阵列。
UV纳米压印五步工艺
UV纳米压印五步：①点胶（Dispensing）②压印（Imprinting）③UV固化（UV curing）④脱模（Demolding）⑤成品透镜（Finished lens）。注意第一步基板标注的是"Glass or foil（玻璃或薄片）"。（来源：Tech Briefs《Manufacturing Wafer-Level Optics Using UV Adhesives and Polymers》）
关于基材和耐温，这里要讲准确，也是容易以讹传讹的地方：
基材：纳米压印并不只压在塑料上。它可以做在玻璃（含石英）、硅这类硬质基板上，也可以做在聚合物薄片/塑料上。行业对微透镜阵列基材的归类就是硅、光学玻璃、高分子树脂三大类。
数据来源：新浪财经《微透镜阵列（MLA）产业链》（2026年9月）："主流工艺光刻刻蚀、玻璃模压、纳米压印，材料分为硅、光学玻璃、高分子树脂三大类"；Addison Clear Wave《Photo Nano-Imprint Lithography》："gives embossed features on plastic, glass, silicon, or metal"。
压印的那层透镜，是UV固化树脂（聚合物）。普通光学树脂的玻璃化转变温度（Tg）有限，本身不一定扛得住260°C的回流焊峰值温度。
要过回流焊，就必须用特殊的高热稳定性材料配方。设备厂SUSS在一份专门讲CPO应用的UV压印资料里明确写道：他们演示用的材料"在回流焊峰值高达260°C的高温工序后，仍能保持结构完整和光学性能"——这正对应你说的"耐高温的话，那个胶是特别的"。这类CPO专用UV压印胶是专门配方（SUSS演示采用DELO的PHOTOBOND VE 556992光学胶），不是随便一种UV胶都行。
数据来源：SUSS《Microlens Fabrication with UV Imprint Lithography for Co-packaged Optics Applications》："retains its structural integrity and optical properties even when subjected to...reflow soldering with peak temperatures up to 260°C"；材料为DELO PHOTOBOND VE 556992。
聚合物透镜的优点是能做任意自由曲面/非球面、复制快、成本低；短板也要说清楚：折射率会随固化条件漂移，热膨胀系数比玻璃大一个数量级，还存在吸湿和长期老化问题。（CTE干掉了一切）
数据来源：欧光科技《晶圆级光学元件检测》（2026年6月）："WLO用的是UV固化聚合物，折射率随固化条件漂移，热膨胀系数比玻璃大一个数量级"。
打样和做母模：双光子聚合（2PP）
研发打样阶段常用双光子聚合（2PP，也叫双光子灰度光刻2GL），用飞秒激光在光刻胶里只让焦点处聚合，分辨率可达约100纳米，能直接做出任意三维自由曲面透镜。但它逐点扫描、慢且贵，主要用来做样品和量产母模（再翻成镍模/工作模去复制），不直接承担几十万片的量产。
灰度光刻自由曲面微透镜母模
双光子灰度光刻（2GL）做出的自由曲面微透镜母模SEM，透镜从圆形渐变到椭圆/柱面，标尺100微米。这类母模会被翻成镍模（nickel shim），再用于纳米压印批量复制。（来源：Nanoscribe Quantum X litho产品页）
数据来源：Nanoscribe官网；opdo.ai《Manufacturing Micro-Optics with Two-Photon Polymerization》（2025年9月）：2PP分辨率约100nm。
路线三：晶圆级玻璃模压（WLG）：耐温好，但芯片端精度有天花板
晶圆级玻璃模压（WLG）是将玻璃晶圆加热软化后，用高精度模具直接压制成型透镜阵列，基材为光学玻璃（如高硼硅、BK7 类）。
数据来源：辰瑞光学官方产品技术参数；电子发烧友《瑞声科技 CPO 高精度微透镜阵列亮相 CIOE 2026》（2026-09-14）（注：公开报道中企业主体以官方信息为准）
玻璃精密模压非球面微透镜阵列
SUMITA的玻璃非球面微透镜阵列，精密模压成型，两块透明玻璃片上各排了一列透镜，下方是透镜放大图。玻璃材料耐高温，可用于激光与光通信耦合。（来源：SUMITA OPTICAL GLASS官网）
——"WLG看似什么都能做，其实在CPO芯片端最苛刻的位置，精度是有天花板的"：
玻璃模压更成熟的区间，是手机镜头、激光雷达、连接器/背板级这类百微米到毫米级的球面/非球面阵列；
公开白皮书给出的玻璃精密模压典型精度在约150纳米量级、单透镜尺寸最小约50微米、阵列间距精度约1微米/10毫米；
而芯片端fiber-to-chip耦合，往往要求几十微米尺度的强非球面/自由曲面、与波导匹配的亚微米阵列位置精度、整片晶圆的高一致性。玻璃在高温下的充型、脱模、模具寿命和热收缩，会限制它在这个尺度的面型和阵列精度。
数据来源：GD Optics白皮书《Efficient and precise production of microlens arrays using precision glass molding》：Precision约150nm、lenslet 0.05–10mm、pitch精度<1µm/10mm；Moveon《Design Rules for WLO》（2026年5月）工艺对比。
所以更稳妥的判断是：芯片端最高精度的耦合光学，目前更多走"光刻/压印+刻蚀落到硅或石英"或聚合物压印；WLG在耐温要求高、精度要求相对低一档的层级（以及背板/连接器侧）更有优势。 国内确有厂商（如瑞声科技）在CIOE 2026展示用WLG做CPO高精度微透镜阵列，这属于正在工程化推进的路线，但是否全面满足芯片端亚微米要求，还要看量产良率和客户验证。
数据来源：电子发烧友《瑞声科技CPO高精度微透镜阵列亮相CIOE 2026》（2026年9月14日）。
一张表看清三类工艺
工艺 | 透镜材料/基材 | 典型精度 | 耐回流焊 | 主要用途 |
光刻/压印+刻蚀 | 硅、熔融石英本体 | 亚微米，最高 | 是（本体耐温） | 芯片端耦合透镜/反射面 |
UV纳米压印 | UV树脂透镜，落在玻璃/硅/塑料基板 | 纳米级复制 | 普通胶不行，需260°C专用配方 | 自由曲面透镜量产 |
晶圆级玻璃模压WLG | 光学玻璃 | 约150nm级 | 是 | 连接器/背板级、耐温透镜 |
双光子聚合2PP | 聚合物光刻胶 | 约100nm | 否（打样为主） | 样品、做母模 |
数据来源：综合SUSS、Nanoscribe、SUMITA、GD Optics、Moveon、SUNA公开技术资料整理（2025–2026）。具体器件以各厂商正式规格书为准。
06 资本和产业方，已开始下注(´。｀)=3
Teramount的公开进展，能看到几个清晰的时间点：
2021年3月：完成800万美元融资，Grove Ventures领投，Amelia Investments、David Dadi Perlmutter等参与；
2024年3月：宣布与GlobalFoundries（格芯）合作，把Universal Photonic Coupler与GF的45CLO硅光平台（GF Fotonix）集成；
2025年7月：宣布完成5000万美元融资，Koch Disruptive Technologies（KDT）领投，AMD Ventures、Hitachi Ventures、Samsung Catalyst Fund、Wistron（纬创）、Grove Ventures等参与，官方称资金用于扩大团队、向规模量产扩张；
2026年4月宣布、5月完成：Molex收购，交易金额未披露。
数据来源：Teramount官网新闻稿及Crunchbase公开融资记录。
Molex公告里有一句话很有信息量：Teramount的passive, detachable coupling approach（被动、可拆卸耦合方案）支持large assembly tolerances（大装配容差）和semiconductor-grade wafer-level processes（半导体级晶圆工艺），填补了optical stack（光学堆栈）里的关键空白。
这句话基本把收购逻辑讲出来了。
但边界也要讲清楚：Molex官方公告没有披露交易金额，Teramount公开资料也没有披露收入、毛利率、客户量产出货规模。 现在能确认的是合作、融资、收购和产品路线，不能把这些直接等同于大规模商业成功。公开信息能证明的，也就到这里。
07 SENKO看到了同一个问题：别把产品层级放错
聊Teramount，绕不开日本连接器大厂SENKO。但不能把SENKO只当成一个对手名字——它有好几类产品，放错层级就会乱。
SN-MT：解决的是"面板和模块密度"
SN-MT面向高密度应用，有8F和16F版本。官方称16F版本密度比16芯MPO高2.7倍，并且可以在QSFP-DD或OSFP模块里放入64根光纤。
这个产品更适合讨论前面板、模块、板上互连和光纤布线密度，不是芯片侧耦合。
数据来源：SENKO官网SN-MT产品页。
MPC和SEAT：才是芯片侧
MPC（Metallic PIC Coupler，金属PIC耦合器）才更接近Teramount的问题域。先看一张官方结构特写，"冲压金属平台+微镜阵列"到底长什么样：
SENKO MPC金属PIC耦合器结构特写
SENKO MPC结构特写（Lightwave Innovation Reviews 2023获奖产品图）：左下彩色平行排线是单模/保偏光纤带，中间黑色块就是冲压成型的金属光学平台（stamped metallic optical bench）；放大看头部那片银色栅格，正是一排平行的微镜阵列/精密金属V槽（micro mirror array / precision metal V-groove）——光纤沿水平方向进来，被这排45°微镜折转90°、聚焦后送进下方PIC。整个金属平台用专利冲压工艺批量成型，而不是一颗颗磨出来。（来源：SENKO / Lightwave Innovation Reviews 2023）
看清这张图，再读参数就不抽象了：
结构：用冲压金属光学平台（stamped metallic optical benches）加微镜阵列（micro mirror arrays），在光纤和光子器件之间折转、聚焦光束（就是上图头部那排银色栅格干的活）；
耦合方式：提供EDGE（边缘）和SURFACE（表面）两种耦合，并有PERMANENT（永久）和DETACHABLE（可拆卸）两种版本；
典型规格：MPC20为低矮设计，容纳20根光纤、光纤间距127微米，提升PIC海岸线密度；
官方还列出：光束扩束（beam expansion）、热稳定性（thermal stability）、可回流焊设计（reflowable design）、低轮廓、低CTE材料等特性，用专利冲压工艺做高量产。
数据来源：SENKO官网MPC Series、MPC20产品页（2026年更新）；结构特写为SENKO在Lightwave Innovation Reviews 2023的获奖产品图。
MPC/D-FAU在CPO交换机中的位置
可拆卸光纤到芯片连接器（D-FAU）在CPO交换机中的位置：中央交换芯片旁是MPC36，前面板用SN-MT提高密度，板中（mid-board）用SN-MT Mini MBMC，背板用SN-MT背板连接器。（来源：Senko官方说明图）
两家公司看到的是同一个缺口：CPO需要一种能进入封装流程、能测试、能量产、能维护的fiber-to-PIC接口。
但出发点不同：
SENKO像从连接器工业往芯片侧推进，有很强的光纤连接器、精密制造、互连生态积累，MPC/SEAT看起来像连接器工程继续往深处走；
Teramount像从硅光封装往连接器形态推进，核心表达不是连接器壳体，而是Photonic-Bump、晶圆级光学元件、表面耦合、自对准和post-reflow。
这不是简单的谁替代谁，更像两条路都在往中间挤：一条从光纤连接器往芯片走，一条从硅光芯片和封装往光纤走。（；＞_＜；）
08 真正的竞争，在制造流程里
Teramount这个案例最有意思的地方，不在于它的连接器叫什么名字，也不在于它被Molex收购这件事本身。
真正有意思的是：CPO这类技术一旦走向量产，竞争就会从单点器件扩散到制造流程。
光引擎要好，硅光芯片要好，交换芯片要好，外置激光源、光纤阵列、散热、电气封装、测试流程也都要跟上。但这些东西会在一个很具体的问题上相遇——
光纤怎么接到芯片上。
它是在前道、后道、封装后，还是系统级连接？
它是永久固定，还是可以拆？
它坏了以后，是换一根光纤、换一个光纤阵列，还是整个封装都受影响？
这几个问题不性感，也不太适合做发布会大标题，可它们非常真实。
半导体产业里很多关键变化，很难只用一句"性能提升多少"概括。真正进入量产时，工程师天天面对的是良率、测试、返修、供应链、装配节拍和成本曲线。
Teramount值得关注的地方就在这里。它没有试图把自己包装成又一个AI基础设施故事，至少从公开材料看，它切的是一个很窄的位置：光纤到芯片。
但这个位置足够靠里。靠到它一旦成立，连接器就不只是柜门和模块上的零件，而会变成半导体封装流程里的一段光路。
这可能也是Molex需要它的原因。（原来如此）
回到开头那几毫米
CPO的热闹，通常在交换芯片带宽、在功耗下降多少、在哪家又发布了新平台。但决定它能不能从展会样品走进大规模量产的，往往是一些很不起眼的环节——比如几百根光纤，怎么又快、又便宜、又可维护地对准一颗芯片。
Teramount和Molex给出的答案，拆开看是三层：
光学上，用Photonic-Bump做偏转、配模场、扩光束，把对准目标放大，把装配容差推到±30微米量级（官方口径），让主动调光变成被动装配；
流程上，用post-reflow可拆卸连接，让光纤在回流焊之后再上车，把昂贵芯片和光纤装配的风险隔离开；
制造上，把光学对准从组装车间转移到晶圆级工艺——而这些晶圆级微光学，按材料和精度分，又落在硅/石英刻蚀、UV压印（耐温需专用胶）、玻璃模压等不同路线上。
下次再看到CPO NEWS，不妨多问问问：光引擎旁边那几百根光纤，是怎么接上去的？在前道还是后道接？坏了能不能换？上面的微透镜，是刻在硅和石英上的，还是压印的聚合物、模压的玻璃？
这几个问题，才是CPO真正的量产分水岭。